前言 （感觉写的很乱很乱，请勿参考） 现在重新命名我的处理器…
起因是数电实验课用vivado用verilog写testbe…
本文可能很多地方都是错误的，以及很多可能和主题无关，请谨慎参…
这篇文章写于完成ysyx B阶段之后，（其实还有一些内存优化…
前言：本文记录了本菜狗做ysyx流水线章节的经历和每日deb…
前言：本篇文章为笔者参加第六期一生一芯的日记，记录了每日de…
前言：以下为我做ysyx的soc的每日记录，叙述以黄色任务为…
申明：以下的文字并不是教各位什么是总线或者怎么做ysyx总线…
还是下决心学chisel了，我跟着riscv-mini的核来…
